1.参与完成系统设计和验证
2.完成模块设计（Verilog/System Verilog)
3.编写testbench验证模块，参与DV协调优化
4.掌握Lint 检查（PLDRC/CDC)
编写基本的SDC debug FPGA 脚本等。
要求：
1.本科及以上学历，通信，电子工程，微电子专业或相关专业，性别不限。
2.有FPGA开发/DV/DD工作经验者优先。
3.具有基本电路设计，有使用Vhdl或Verilog设计、仿真经验；
4.具备通用可编程器件（cpld/fpga)开发基础知识
5.具备良好的团队协作精神，沟通能力，较强的进取心。