1、完成pll的相关模块的设计仿真工作；
2、指导版图工程师进行pll模块版图设计；
3、指导测试工程师进行pll的测试debug.
任职资格：
1、本科以上学历，有1~2年工作经验；
2、有pll或相关时钟电路项目经验，熟悉PFD/CP、分频器、VCO等一个或多个模块设计，基本了解pll系统架构。
3、微电子、电子工程相关专业；
4、能熟练使用相关设计软件；
5、有较强的学习能力、分析解决问题能力、较好的团队合作精神。